[실리콘 디코드] 반도체 제조의 '양자 도약'…TSMC·삼성·인텔, 1나노 초격차 경쟁 돌입

현재 반도체 산업은 물리학과 공학의 한계를 초월하는 전례 없는 큰 변화를 겪고 있다. 초고속·고성능·고효율 컴퓨팅에 대한 세계의 끝없는 수요를 맞추기 위해 업계는 2025년 말을 기점으로 첨단 기술을 모으고 있다. 게이트-올-어라운드(GAA) 트랜지스터의 보편적 채택, 최첨단 고개구율 극자외선(High-NA EUV) 리소그래피 배치, 후면 전력 공급(BPD) 기술 그리고 첨단 패키징 기술의 혁신적 통합이 다음 세대 인공지능(AI), 5G/6G 통신, 고성능 컴퓨팅(HPC) 시대를 이끄는 핵심 동력으로 작용한다고 시큐리티즈가 지난 1일(현지 시각) 보도했다.
이러한 급진적 진화는 단순한 점진적 개선을 넘어 칩 설계와 제조 방식의 근본적인 큰 흐름을 의미한다. 주요 파운드리들이 2나노미터(nm) 또는 서브-2나노 노드를 공격적으로 목표로 하면서, 혁신이 전통적인 트랜지스터 축소를 넘어 소재, 설계, 제조, 시스템 아키텍처를 포괄하는 '무어의 법칙을 넘어서(More than Moore)' 전략이 본격화됐다. 스마트폰부터 AI를 구동하는 대규모 데이터센터에 이르기까지 산업 전체에 걸쳐 막대한 영향력을 행사하며, 새로운 기술 역량의 시대를 열어젖히고 있다.


이 혁명의 심장부에는 제조 공정을 재정의하는 세 가지 핵심 기술 발전이 있다. AI, 5G/6G, HPC 시장 수요가 이 변화를 이끈다.

첫째, 2나노 및 서브-2나노 공정 노드 경쟁이 치열하다. 삼성전자는 2025년 2나노 모바일 칩(SF2) 양산을 목표로 하며, 2027년까지 1.4나노 공정을 추진할 계획이다. 인텔은 2025년 초 파워비아(PowerVia) 기술을 선보인 18A 노드를 통해 공정 성능 리더십을 되찾겠다고 나섰다. TSMC 역시 2025년을 목표로 하는 2나노(N2) 공정에 게이트-올-어라운드(GAA) 나노시트 트랜지스터를 처음 적용하는 것을 목표로 설정했다.
둘째, GAA 트랜지스터가 핀펫(FinFET)을 대체하며 표준으로 자리 잡는 추세다. 2nm 이하 노드에서는 GAA가 채널을 네 면에서 감싸 뛰어난 전류 제어, 누설 감소, 더 빠른 스위칭을 가능하게 한다. 이러한 변화는 핀펫 아키텍처가 더 작은 기하학적 구조에서 직면하는 물리적 한계를 극복하는 데 결정적이다. GAA 시장은 2025년 약 6억8000만 달러(약 9700억 원)에서 2032년 15억 달러(약 2조1400억 원) 이상으로 성장할 전망이다. GAA 공정에는 초고순도 실리콘과 실리콘 저마늄(SiGe), 하프늄 산화물 등 첨단 소재와 원자층 에칭(ALD·ALE), EUV 리소그래피, AI 기반 공정 제어 등 복잡한 장비와 프로세스가 필요하다. 공정 난도가 높아졌지만 트랜지스터 집적도와 전력·성능 효율은 크게 개선된다.

셋째, 하이 NA EUV 리소그래피를 필수적으로 도입한다. ASML이 독점 공급하는 이 다음 세대 리소그래피 기술은 8nm 이하 해상도에서 패터닝을 가능하게 하며, 첨단 노드의 상업적 구현에 필수적이다. 인텔은 2023년 말 연구개발(R&D)용 TWINSCAN EXE: 5000 모듈을 일찍 도입했으며, 더욱 발전된 EXE: 5200 모델도 곧 도입할 예정이다. 2025~2027년 사이 인텔·삼성·TSMC가 연구·개발 및 전면 생산에 이를 활용할 예정이다. 장비 한 대에 약 3억8000만 달러(약 5430억 원)비용이 들며, 서브-2나노 축소를 위한 필수적인 핵심 기술로 기능한다.

넷째, 인텔의 파워비아로 대표되는 후면 전력 공급(BPD)을 혁신한다. BPD는 전력 공급 네트워크를 웨이퍼 뒷면으로 재배치해 전압 손실과 전기 잡음을 크게 줄이고, 전력 효율성, 성능·설계 유연성에서 상당한 이득을 가져온다. 인텔은 20A 및 18A 노드를 통해 BPD 기술을 선도하며, TSMC는 2026년 A16 노드 HPC용으로 슈퍼파워레일(Super Power Rail) 기술을, 삼성은 2027년 SF2Z 공정에 BPD를 적용할 계획이다. BPD는 AI, HPC 등 고성능 집적회로에서 가장 효과적으로 활용된다.

마지막으로, 첨단 패키징은 '무어의 법칙을 넘어서' 전략의 핵심으로 떠오르고 있다. 칩렛, 2.5D/3D 스택, CoWoS 등 여러 방향 확장 및 이기종 통합 방법이 큰 흐름이다. TSMC의 CoWoS(Chip-on-Wafer-on-Substrate) 2.5D 첨단 패키징 생산 능력은 AI 수요 폭증 덕분에 2024년 월 3만5000장에서 2025년 월 7만 장으로 두 배 증가할 것으로 예상된다. 인텔의 EMIB·Foveros 등의 기술과 함께 삼성의 첨단 패키징을 비롯한 칩렛 통합 및 3D 스태킹에 대한 관심 증가는 다양한 기능을 통합하고 모놀리식(monolithic) 설계의 한계를 돌파하는 핵심적인 수단이다.

이러한 심오한 기술 발전은 반도체 산업의 경쟁 구도를 근본적으로 뒤흔든다.

세계 최대 파운드리인 TSMC는 2나노 공정과 첨단 패키징 시장을 이끌며 엔비디아 또는 AMD 등 주요 AI 칩 고객 증가에 힘입어 지속적인 성장이 전망된다. 이에 맞서 인텔은 PowerVia·GAA·하이 NA EUV를 일찍 도입하며 기술 리더십을 되찾는 것을 노리고 있다. 인텔은 설계와 제조를 나누는 모델(IDM)하에 종합 경쟁력을 키우는 중이다.

삼성전자 역시 2나노 경쟁에 집중하는 한편, 1.4나노까지 로드맵을 확보하고 GAA 실현 그리고 패키징 기술을 통합하는 데 전력을 다하고 있다.
한편 ASML은 EUV 또는 High-NA EUV 장비의 독점적 공급을 통해 시장에 들어오는 벽을 높이는 핵심적인 노릇을 수행하며, 이들 파운드리 삼각 경쟁의 필수 불가결한 존재로 자리매김하고 있다.

이러한 혁신은 단순히 기술산업을 넘어 사회 전체를 재편하는 광범위한 뜻을 지닌다. AI, 5G/6G, HPC 분야에서 고성능·저전력 반도체가 핵심 인프라 역할을 계속한다. 제조 공정의 자동화, AI 분석, 신소재(그래핀·TMD 등) 채택 등 혁신은 속도를 높이고 있으며, 실리콘의 한계를 극복하기 위한 소재 '경쟁'이 전개되고 있다.

다만, 하이 NA EUV 투입과 첨단 공정 필요 때문에 설비투자 및 시장에 들어오는 벽이 폭증해 산업 집중화가 심화될 우려가 있다. 이로 인해 소수의 기업만이 최첨단에서 경쟁할 수 있는 구조를 만들 수 있다는 분석이다. 이는 세계적인 지정학적 공급망 우려와 맞물려 미국 같은 주요국이 생산 시설 유치를 위해 적극적으로 투자하는 배경이 된다. 환경, 에너지, 공급망·지정학적 위험도 커지고 있다.

앞으로도 노드 소형화, GAA/신소재, 첨단 패키징, AI·공정 자동화가 반도체 혁신의 핵으로 작용할 것이며, 주요 기업의 2nm 양산·첨단 장비 도입 현황이 업계의 앞날을 좌우할 것으로 보인다.


박정한 글로벌이코노믹 기자 park@g-enews.com