삼성전자가 25μm 범프 버리고 6μm 구리 직접 맞붙인 뜻밖의 노림수

삼성전자가 2027년 초 완성을 목표로 차세대 입체(3D) 반도체 패키징 기술인 3D 큐브에이치(H) 개발을 추진하며 칩 간 배선 간격을 약 6마이크로미터(μm) 수준까지 좁히는 공정 혁신에 나섰다.
대만 시장조사업체 트렌드포스는 2026년 11월 11일(현지시각) 삼성전자가 2027년 초 첫 설계 키트 제작을 마친 뒤 잠재 고객사를 상대로 기술 평가를 진행할 계획이라고 보도했다.

회로 선폭을 줄이는 미세화가 물리적 한계에 부딪힌 상황에서 패키징 고도화는 글로벌 테크 기업들의 반도체 위탁생산(파운드리) 발주를 이끄는 핵심 요인과 맞닿아 있다.

삼성전자의 3D 큐브 기술은 여러 칩을 수평으로 늘어놓는 대신 수직으로 쌓아 동일한 면적에서 집적도를 극대화하는 방식이다.

삼성전자는 기존에 열압착 본딩을 적용한 3D 큐브티(T)를 확보한 상태다. 이번에 개발하는 3D 큐브에이치는 하이브리드 본딩을 도입해 칩 사이 배선 간격을 한층 미세하게 줄이는 데 초점을 맞춘다.

업계에 따르면 3D 큐브에이치의 배선 간격은 약 6μm 수준으로 설계됐다. 기존 열압착 본딩 칩의 최소 간격인 약 25μm와 견줘 간격을 4분의 1 안팎으로 좁히는 구상이다.

열과 압력으로 미세 돌기(범프)를 녹여 붙이던 기존 방식과 달리 하이브리드 본딩은 칩 표면의 구리 단자를 직접 맞붙인다. 단자 간 거리가 좁아지며 신호 전달 통로가 조밀해져 전력 소모를 줄이고 열 방출 효율을 높이는 효과를 낸다.

3D 큐브에이치는 인공지능 연산에 쓰이는 그래픽처리장치를 수직으로 쌓거나 연산 장치와 고대역폭메모리를 하나로 묶는 공정에 쓰일 수 있다.

다만 양산 라인에 안착하기까지는 해결해야 할 기술 과제가 적지 않다. 반도체 패키징 업계와 학계에 따르면 공정 과정에서 발생하는 미세 입자 오염을 제어하고 접합 부위 빈 공간(보이드) 발생을 차단하는 작업이 하이브리드 본딩 구현의 핵심 난제로 꼽힌다.

삼성전자 기술진 역시 2026년 열린 국제전자포장학술대회(ISMP) 등 기술 교류 자리에서 이러한 결함 제어를 상용화의 주요 선결 과제로 짚은 바 있다.

소재 신뢰성을 확보하고 공정 결함을 줄이기 위한 글로벌 연구 인프라 투자도 가동 중이다. 삼성전자는 2026년 9월 공식 가동에 들어간 일본 요코하마 첨단 패키지 연구소(APL)를 중심으로 현지 소재 생태계와의 협업 체계를 넓히고 있다.
2028년까지 5년간 약 3500억 원이 투입되는 거점으로, 2026년 11월 초 경영진이 직접 현장을 찾아 차세대 패키징 공정과 소재 기술 개발 상황을 살피는 등 기술 완성도 확보에 속도를 내는 분위기다.


차세대 패키징 공정의 성공적인 안착은 한국 반도체 제조 생태계가 고성능 인공지능 가속기 주문을 확보하는 통로를 넓히는 배경이 된다.

메모리와 파운드리를 아우르는 일괄 제조 체계를 갖춘 상황에서 하이브리드 본딩 기술의 완성은 빅테크 고객사를 유치하는 수주 협상력을 뒷받침한다.

삼성전자 패키징 전용 설비투자 규모는 공시되지 않았다. 다만 미세 단자 접합 과정에서 불량률을 낮추지 못해 고객사 검증 일정이 지연될 경우 신규 수주 경쟁에서 부담을 안을 수 있다.

업계에서는 2027년 초 배포될 설계 도구의 공정 안정성과 잠재 고객사의 실제 성능 검증 통과 여부에 주목하고 있다. 요코하마 연구 거점에서 진행 중인 소재 결함 제어 작업의 실질적 진척도가 상용화 속도를 가늠할 첫 시험대가 될 전망이다.


김주원 글로벌이코노믹 기자 park@g-enews.com